Static Timing Analysis

Project : Design03
Build Time : 02/04/12 17:51:29
Device : CY8C5568AXI-060
Temperature : -40C - 85C
Vio0 : 5.0
Vio1 : 5.0
Vio2 : 5.0
Vio3 : 5.0
Voltage : 5.0
Expand All | Collapse All | Show All Paths | Hide All Paths
+ Timing Violation Section
No Timing Violations
+ Clock Summary Section
Clock Type Nominal Frequency Required Frequency Maximum Frequency Violation
ClockBlock/clk_bus Async 48.000 MHz 48.000 MHz N/A
ClockBlock/dclk_0 Async 48.000 MHz 48.000 MHz N/A
Clock_1 Sync 48.000 MHz 48.000 MHz N/A
CyBUS_CLK Sync 48.000 MHz 48.000 MHz N/A
CyILO Async 100.000 kHz 100.000 kHz N/A
CyIMO Async 3.000 MHz 3.000 MHz N/A
CyMASTER_CLK Sync 48.000 MHz 48.000 MHz N/A
CyPLL_OUT Async 48.000 MHz 48.000 MHz N/A